案例

Z80 NMOS Silicon-to-RTL CPU Core：用 Verilog 重建晶体管逻辑

Z80 NMOS Silicon-to-RTL CPU Core 根据晶体管级网表和逐步整理的逻辑电路图，将 Zilog NMOS Z80 处理器重建为同步 Verilog。作者报告在 EmuStudio 中用 Verilator 模型运行 Z80 软件测试。

目标: 固件
类别: 独立重建案例
关联: 独立重建项目
来源复核于: 2026-11-06
证据档位: C2 有代码和文档，缺演示或下载

星标: 13
最近提交: 2026-10-07
主要语言: Verilog
许可（GitHub 识别）: GPL-3.0

GitHub 数据，截至 2026-11-10

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证据

观察到: 有代码、文档和演示；未发现下载方式。
检查于: 2026-11-08

证据档位的判定方法

使用条件与局限

前提条件：仓库提供原始 Verilog 文件，可集成到 FPGA 工程或模拟器封装中。
测试证据：核心标记为 0.9.1-alpha；作者报告其通过了手头的标准 Z80 测试。
局限：源码注释目前为俄语。
许可：采用 GPL-3.0 许可证。

引用

BibTeX

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纯文本

Z80 NMOS Silicon-to-RTL CPU Core: reconstructing transistor logic in Verilog。https://github.com/dr-Titus/z80-silicon-rtl（访问于 2026-11-06）。Awesome REA 条目：https://awesomerea.org/zh/resources/z80-silicon-rtl-case/

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