# Z80 NMOS Silicon-to-RTL CPU Core：用 Verilog 重建晶体管逻辑

> Z80 NMOS Silicon-to-RTL CPU Core 根据晶体管级网表和逐步整理的逻辑电路图，将 Zilog NMOS Z80 处理器重建为同步 Verilog。作者报告在 EmuStudio 中用 Verilator 模型运行 Z80 软件测试。

- 类型：案例
- 目标：固件
- 类别：独立重建案例
- 关联：独立重建项目
- 来源复核于：2026-11-06
- 收录于：2026-11-08
- 原始资源：<https://github.com/dr-Titus/z80-silicon-rtl>
- 一手来源：<https://github.com/dr-Titus/z80-silicon-rtl/blob/53759f204a92818f8fba0d4972d1c980da2c404f/README.md>
- 目录页面：<https://awesomerea.org/zh/resources/z80-silicon-rtl-case/>
- 记录 JSON：<https://awesomerea.org/resources/z80-silicon-rtl-case/record.json>
- 英文版：[English](https://awesomerea.org/resources/z80-silicon-rtl-case/index.md)

## 使用条件与局限

- **前提条件：**仓库提供原始 Verilog 文件，可集成到 FPGA 工程或模拟器封装中。
- **测试证据：**核心标记为 0.9.1-alpha；作者报告其通过了手头的标准 Z80 测试。
- **局限：**源码注释目前为俄语。
- **许可：**采用 GPL-3.0 许可证。

## 一手来源

1. <https://github.com/dr-Titus/z80-silicon-rtl/blob/53759f204a92818f8fba0d4972d1c980da2c404f/README.md>

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## 关于此条目

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