# EP4CE6 Bitstream Reverse Engineering：映射 Cyclone IV 配置位

> EP4CE6 Bitstream Reverse Engineering 研究 Cyclone IV EP4CE6F17C8 FPGA 的 .rbf 配置格式。Python 流程用 Quartus 编译受控 Verilog 变体，比较比特流，记录 CRAM、LUT 和布线映射；仓库还提供格式研究结果及比特流读写代码。

- 类型：案例
- 目标：固件
- 类别：独立重建案例
- 关联：独立重建项目
- 来源复核于：2026-11-06
- 收录于：2026-11-09
- 原始资源：<https://github.com/14sea/Cyclone_CRAM_Mapper>
- 一手来源：<https://github.com/14sea/Cyclone_CRAM_Mapper/blob/221f790286eda0bb47e03080c6f7ab0e72377bb6/README.md>
- 目录页面：<https://awesomerea.org/zh/resources/cyclone-cram-mapper-case/>
- 记录 JSON：<https://awesomerea.org/resources/cyclone-cram-mapper-case/record.json>
- 英文版：[English](https://awesomerea.org/resources/cyclone-cram-mapper-case/index.md)

## 使用条件与局限

- **前提条件：**研究硬件包括 EP4CE6F17C8 FPGA 开发板和 USB-Blaster JTAG 下载器。
- **前提条件：**文档中的流程使用 Quartus Prime 21.1 Lite、Python 3 和 SQLite。
- **许可：**代码采用 GPL-3.0-or-later；研究数据和文档采用 CC-BY-SA-4.0。

## 一手来源

1. <https://github.com/14sea/Cyclone_CRAM_Mapper/blob/221f790286eda0bb47e03080c6f7ab0e72377bb6/README.md>
2. <https://github.com/14sea/Cyclone_CRAM_Mapper/blob/221f790286eda0bb47e03080c6f7ab0e72377bb6/results/FINDINGS.md>
3. <https://github.com/14sea/Cyclone_CRAM_Mapper/blob/221f790286eda0bb47e03080c6f7ab0e72377bb6/LICENSE>

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